Die Herstellung integrierter Schaltkreise (ICs) ist ein komplexer Prozess, der erhebliche Mengen an Energie, Wasser und Rohstoffen verbraucht und gleichzeitig Treibhausgase emittiert. Bislang fehlte es der Halbleiterindustrie an einem ganzheitlichen Ansatz zur genauen Bewertung ihres Umwelteinflusses. Das Forschungszentrum imec hat nun einen Lösungsansatz entwickelt, der auf seinem Design-Technology Co-Optimization (DTCO)-Framework basiert. Diese Methode schätzt den Energieverbrauch, den Wasserbedarf und die Treibhausgasemissionen aktueller und zukünftiger Logik-CMOS-Technologien. Eine erste Analyse zeigt, dass mit zunehmender Komplexität der Chip-Technologien auch diese Kennzahlen von Knoten zu Knoten steigen. Das Framework ermöglicht es Unternehmen, bereits in frühen Phasen nachhaltigere Fertigungsentscheidungen zu treffen, lange vor der Massenproduktion. Diese Erkenntnisse wurden auf der IEDM-Konferenz 2020 vorgestellt.
Umweltsustainability in der Halbleiterindustrie: Eine wachsende Priorität
Die Halbleiterindustrie ist ressourcenintensiv in Bezug auf Energie, Wasser, Chemikalien und Rohmaterialien. Während der Fertigung entstehen verschiedene Emissionsklassen, darunter Treibhausgase wie CO2 und fluorierte Verbindungen. Um die Umweltauswirkungen der Branche zu minimieren und lokale sowie globale Richtlinien einzuhalten, ist Umwelt-, Gesundheits- und Sicherheits- (EHS) Management seit langem ein kritischer Bestandteil jeder Foundry.
Aufgrund wachsender Bedenken hinsichtlich des Klimawandels, der Ressourcenerschöpfung und der globalen Umweltverschmutzung möchten Fabs und Ausrüstungslieferanten verstärkt Anstrengungen für eine umweltfreundlichere IC-Fertigung unternehmen. Während sich das EHS-Management hauptsächlich auf Chemikalien, Abgasreinigung und Wassermanagement beschränkt, möchten Elektronikunternehmen den vollständigen ökologischen Fußabdruck ihres Produkts kennen und reduzieren. Eine Verringerung des Fußabdrucks kann auch die Geschäftskontinuität gewährleisten – beispielsweise bei knappen Materialien – oder dem Unternehmen einen Wettbewerbsvorteil verschaffen. Derzeit verlassen sich Unternehmen auf Methoden wie die Lebenszyklusanalyse (LCA), um die Umweltauswirkungen ihres Produkts von der Materialbeschaffung bis zum Lebensende zu bewerten.
Das fehlende Puzzleteil: Lebenszyklusanalyse von (zukünftigen) integrierten Schaltkreisen
Aktuelle LCA-Methoden sind jedoch weit davon entfernt, genau und vollständig zu sein, insbesondere wenn es um integrierte Schaltkreise geht. Die neuesten veröffentlichten Informationen zu Massenbilanzen und Energieflüssen in der Chipfertigung beziehen sich auf den 32-nm-Technologieknoten – eine Technologie, die im Zeitraum der 2010er Jahre Standard war. Umweltdaten zur Verarbeitung aktueller und kommender CMOS-Technologien sind kaum verfügbar. Was bekannt ist, stammt meist aus einer teilweisen Sichtweise, entweder vom Ausrüstungs- oder Materiallieferanten, oder aus dem, was die Foundry nach der Produktion veröffentlicht. Fabless-Unternehmen haben überhaupt keinen Zugang zu Informationen. Ein ganzheitlicher Ansatz fehlt, was es äußerst schwierig macht, Umweltaspekte in die frühen Phasen der Technologiedefinition einzubringen.
Ein Haupthindernis: Die zunehmende Komplexität zukünftiger Technologien
Die Aufgabe, die Umweltauswirkungen von CMOS-Technologien abzuschätzen, wird durch die zunehmende Komplexität von Knoten zu Knoten erheblich erschwert. Über die Jahre wurden in allen Schritten der Chipfertigung – einschließlich Front-End-of-Line (FEOL), Middle-of-Line (MOL) und Back-End-of-Line (BEOL) – neue Materialien, Gerätearchitekturen, Prozesse und Geräte eingeführt, um die Fortsetzung des Mooreschen Gesetzes zu gewährleisten. Für zukünftige Knoten werden unzählige Optionen erforscht, um die Logikzellenfläche weiter zu reduzieren und gleichzeitig die Leistung (d. h. die Betriebsfrequenz) von Knoten zu Knoten zu steigern.
Um immer engere Pitches zu drucken, haben sich Lithografietechniken von der 193-nm-Immersion-Lithografie mit einfacher Belichtung zu doppelten, dreifachen oder vierfachen Mustering-Ansätzen entwickelt. Die EUV-Lithografie wurde für den 7-nm-Knoten verfügbar gemacht und ermöglichte eine starke Reduzierung der Prozessschritte. Aber nicht jede Foundry hat diesen Übergang vollzogen, da für die gleichen Pitches mehrere Verarbeitungsrouten verfügbar sind. Für zukünftige Technologieknoten werden mehrere EUV-Litho-Ätz-Sequenzen benötigt, um Pitches unter 30 nm zu drucken.
Im FEOL ist der FinFET zur Mainstream-Gerätearchitektur für den 7-nm-Technologieknoten geworden – dem fortschrittlichsten Knoten, der derzeit für die Chipfertigung verwendet wird. Für die nächsten Technologieknoten sieht imec vertikal gestapelte laterale Nanosheets als den Weg nach vorn, gefolgt von der Forksheet-Gerätearchitektur und dem Complementary FET (CFET).
Um mit der Flächenskalierung im Front-End Schritt zu halten, wurden die BEOL-Abmessungen in beschleunigtem Tempo reduziert – was zu immer kleineren Metall-Pitches und reduzierten Querschnittsflächen der Drähte führte. Im Laufe der Jahre haben die Anzahl der Interconnect-Schichten und die Komplexität der dichtesten Metallbahnen erheblich zugenommen. Es werden neue Prozessschemata für die Metallisierung erforscht und neue Metalle eingeführt, um den Widerstand in den dichtesten Schichten zu reduzieren.
Von „Happy Scaling“ zur Design-Technology Co-Optimization
Mit dieser Entwicklung kam DTCO: Design-Technology Co-Optimization. Bis etwa 2005 lebte die Halbleitergemeinschaft in einer Ära des „Happy Scaling“. Die kontinuierliche Verkleinerung von Transistoren brachte dem gesamten System Vorteile in Bezug auf Stromverbrauch, Leistung, Fläche und Herstellungskosten (bezeichnet als PPAC). Aber seit 2005 wuchs das Bewusstsein, dass die Vorteile nur aufrechterhalten werden konnten, wenn Geräte-Technologie und Design gemeinsam optimiert würden. DTCO, unterstützt durch die Einführung von Skalierungsboostern, ermöglicht eine weitere Flächenverkleinerung, nicht auf Transistor-, sondern auf Standardzellen-Ebene. Skalierungsbooster wie selbstausrichtende Gate-Kontakte oder Buried Power Rails verbessern die Konnektivität zwischen den verschiedenen Teilen des Chips weiter, beeinflussen aber auch die Chip-Produktion auf der Ebene von FEOL, BEOL und MOL.
DTCO einschließlich Nachhaltigkeit: Der imec-Ansatz
Das oben erläuterte DTCO-Framework kann eine interessante Grundlage für die Analyse von Umweltindikatoren bilden, die parallel zu den Standard-PPAC-Metriken überwacht werden können. DTCO berücksichtigt Prozessabläufe für aktuelle und zukünftige IC-Technologien. Diese können mit relevanten Umweltinformationen zu Prozessschritten und Geräten verknüpft werden, was eine Analyse der Strom-Leistung-Fläche-Kosten-Umwelt (PPACE)-Bewertung ermöglicht.
Imec hat den Verbrauch an elektrischer Energie, hochreinem Wasser und die Treibhausgasemissionen als Hauptmetriken zur Bewertung der Umweltauswirkungen verwendet. Um das DTCO-Framework um diese Metriken zu erweitern, nutzte das imec-Team Daten aus seiner eigenen 300-mm-Fab, ergänzt durch Informationen von seinem Ökosystem an Ausrüstungslieferanten. Auf diese Weise konnten unterschiedliche Know-how-Bereiche miteinander verbunden werden.
Ziel ist es, bereits in der Pfadfindungsphase eine PPACE-Analyse verschiedener Skalierungswahlen durchzuführen, um Engpässe, Risiken und Chancen vor der Massenfertigung zu identifizieren. Ein wirklich ganzheitlicher Ansatz ist für korrekte Bewertungen erforderlich. Beispielsweise sind EUV-Werkzeuge dafür bekannt, pro Werkzeug etwa zehnmal mehr Strom zu verbrauchen als traditionelle 193-nm-Immersion-Lithografie-Werkzeuge. Aber EUV wird auch die Anzahl der Verarbeitungsschritte erheblich reduzieren, was bei der Ableitung der gesamten Stromverbrauchswerte berücksichtigt werden muss.
Imec nutzte das erweiterte DTCO-Framework zur Quantifizierung und zum Benchmarking verschiedener Prozessabläufe und Integrationsschemata, vom 28-nm- bis zum 2-nm-Knoten. Anschließend wurde demonstriert, wie das Framework genutzt werden kann, um nachhaltigere Fertigungsentscheidungen zu treffen.
Allgemeiner Trend: Zunahme von Energie-, Ultrareinwasser- und Treibhausgasemissionen
Die Technologieskalierung bringt weiterhin Vorteile in Bezug auf die Transistordichte und höhere Geschwindigkeiten. Parallel dazu zeigt die PPACE-Analyse für die in dieser Arbeit getroffenen Annahmen eine deutliche Zunahme des Stromverbrauchs (x3,46) und des Verbrauchs an ultrareinem Wasser (x2,3) sowie der Treibhausgasemissionen (x2,5) pro Wafer vom 28-nm- bis zum 2-nm-Knoten. Eine detailliertere Auswertung zeigt, dass dieser Anstieg pro Wafer tatsächlich auf die wachsende Komplexität von Knoten zu Knoten zurückzuführen ist, d. h. die steigende Anzahl von Prozessschritten, die Einführung von Skalierungsboostern, eine Zunahme der Anzahl von Metallbahnen und die Notwendigkeit der Anwendung von Mehrfach-Mustering-Techniken. Auf Transistorebene werden die Umweltmetriken aufgrund weiterer Skalierung der Standardzellenfläche und Leistungsverbesserung reduziert beobachtet. Die Reduzierung sättigt jedoch für die 3-nm- und 2-nm-Technologieknoten.
Betrachtet man die Ergebnisse pro Metrik, kann die Analyse verfeinert werden, um die größten Beitragszahler zu identifizieren. Der Energieverbrauch pro Wafer – abgeleitet aus der Summe des Stromverbrauchs einzelner Prozessschritte – steigt in allen drei Teilen des Prozesses, d. h. FEOL, BEOL und MOL. Wenn man beispielsweise das FEOL betrachtet, scheint die Herstellung des Gate-Moduls der größte Beitragszahler zu sein.